// $Id$

module test;
	initial begin
		$dumpfile("wave.vcd");
		$dumpvars(0, chip);
	end
	reg i_clk = 1'b0;
	reg i_reset = 1'b1;
	wire [0:4] o_ioaddr = 0;
	reg [0:8] i_iodata = 0;
	wire [0:8] o_iodata = 0;
	Chip chip(
		.i_clk(i_clk),
		.i_reset(i_reset),
		.o_ioaddr(o_ioaddr),
		.o_iodata(o_iodata),
		.i_iodata(i_iodata)
	);
	always #1 begin
		i_clk <= ~i_clk;
		if(i_clk && i_reset) begin
			i_reset <= 0;
		end
	end
	initial begin
		#100
		$finish;
	end
endmodule